MCIMX6QP6AVT1AB NXP
มีอยู่
MCIMX6QP6AVT1AB NXP
• โปรเซสเซอร์ Arm Cortex-A9 MPCore 4xCPU (พร้อม TrustZone®) • การกําหนดค่าคอร์เป็นแบบสมมาตร โดยที่แต่ละคอร์ประกอบด้วย: — แคชคําสั่ง 32 KByte L1 — แคชข้อมูล 32 KByte L1
— ตัวจับเวลาส่วนตัวและสุนัขเฝ้าระวัง — โปรเซสเซอร์ร่วม Cortex-A9 NEON MPE (Media Processing Engine) คอมเพล็กซ์ Arm Cortex-A9 MPCore ประกอบด้วย: • General Interrupt Controller (GIC) พร้อมรองรับการขัดจังหวะ 128 รายการ • ตัวจับเวลาส่วนกลาง • Snoop Control Unit (SCU) • แคช I/D L1 แบบรวม 2 MB ที่ใช้ร่วมกันโดยสอง/สี่คอร์ • เอาต์พุตอินเทอร์เฟซบัส Master AXI (64 บิต) สองตัวของแคช L2 • ความถี่ของคอร์ (รวมถึงแคช Neon และ L1) ตามตารางที่ 6 • โปรเซสเซอร์ร่วม NEON MPE — สถาปัตยกรรมการประมวลผลสื่อ SIMD — ไฟล์ลงทะเบียน NEON พร้อมการลงทะเบียนเอนกประสงค์ 32x64 บิต — ไปป์ไลน์ดําเนินการจํานวนเต็ม NEON (ALU, Shift, MAC) — ไปป์ไลน์ดําเนินการจุดลอยตัวแบบคู่ NEON (FADD, FMUL) — โหลด / จัดเก็บ NEON และไปป์ไลน์ permute ระบบหน่วยความจําระดับ SoC ประกอบด้วยส่วนประกอบเพิ่มเติมดังต่อไปนี้: • Boot ROM รวมถึง HAB (96 KB) • มัลติมีเดียภายใน / แชร์ RAM เข้าถึงได้อย่างรวดเร็ว (OCRAM, 512 KB) • RAM ที่ปลอดภัย/ไม่ปลอดภัย (16 KB) • อินเทอร์เฟซหน่วยความจําภายนอก: — 16 บิต 32 บิต และ 64 บิต DDR3-1066, DDR3L-1066 และ 1/2 LPDDR2-800 ช่องสัญญาณ รองรับโหมดเชื่อมต่อ DDR สําหรับ dual x32 LPDDR2 — 8-bit NAND-Flash รวมถึงการรองรับ Raw MLC/SLC, 2 KB, 4 KB และ 8 KB, BA-NAND, PBA-NAND, LBA-NAND, OneNAND™ และอื่นๆ BCH ECC สูงสุด 40 บิต — แฟลช NOR 16/32 บิต พิน EIMv2 ทั้งหมดถูก muxed บนอินเทอร์เฟซอื่น — PSRAM 16/32 บิต, RAM เซลลูลาร์ โปรเซสเซอร์ 6DualPlus/6QuadPlus แต่ละตัว i.MX เปิดใช้งานอินเทอร์เฟซต่อไปนี้กับอุปกรณ์ภายนอก (บางตัวถูก muxed และไม่สามารถใช้งานได้พร้อมกัน): • ฮาร์ดดิสก์ไดรฟ์—SATA II, 3.0 Gbps • จอแสดงผล—มีอินเทอร์เฟซทั้งหมดห้าตัว อัตราพิกเซลดิบทั้งหมดของอินเทอร์เฟซทั้งหมดสูงถึง 450 ล้านพิกเซล/วินาที 24 bpp อินเทอร์เฟซอาจทํางานแบบขนานได้สูงสุดสี่อินเทอร์เฟซ — พอร์ตแสดงผลแบบขนาน 24 บิตหนึ่งพอร์ต สูงสุด 225 ล้านพิกเซล/วินาที (เช่น ample, WUXGA ที่ 60 Hz หรือคู่ HD1080 และ WXGA ที่ 60 Hz) — พอร์ตอนุกรม LVDS—หนึ่งพอร์ตสูงสุด 170 ล้านพิกเซล/วินาที (เช่น ample, WUXGA ที่ 60 Hz) หรือสองพอร์ตสูงสุด 85 MP/วินาที — พอร์ต HDMI 1.4 — MIPI/DSI, สองเลนที่ 1 Gbps
— พอร์ตกล้องขนาน (สูงสุด 20 บิตและสูงสุด 240 MHz) — พอร์ตกล้องอนุกรม MIPI CSI-2 รองรับสูงสุด 1000 Mbps/เลนในโหมด 1/2/3 เลน และสูงสุด 800 Mbps/เลนในโหมด 4 เลน คอร์ตัวรับสัญญาณ CSI-2 สามารถจัดการเลนนาฬิกาหนึ่งเลนและเลนข้อมูลได้สูงสุดสี่เลน โปรเซสเซอร์ 6DualPlus/6QuadPlus i.MX แต่ละตัวมีสี่เลน • การ์ดเอ็กซ์แพนชัน: — พอร์ตการ์ด MMC/SD/SDIO สี่พอร์ตที่รองรับทั้งหมด: – ข้อมูลจําเพาะโหมดการถ่ายโอน 1 บิตหรือ 4 บิตสําหรับการ์ด SD และ SDIO สูงสุดโหมด UHS-I SDR-104 (สูงสุด 104 MB/s) – ข้อมูลจําเพาะโหมดการถ่ายโอน 1 บิต 4 บิต หรือ 8 บิตสําหรับการ์ด MMC สูงสุด 52 MHz ทั้งในโหมด SDR และ DDR (สูงสุด 104 MB/s) • USB: — USB 2.0 OTG ความเร็วสูง (HS) หนึ่งตัว (สูงสุด 480 Mbps) พร้อม HS USB PHY ในตัว — โฮสต์ USB 2.0 (480 Mbps) สามโฮสต์: – โฮสต์ HS หนึ่งตัวพร้อม PHY ความเร็วสูงในตัว – โฮสต์ HS สองตัวพร้อม USB PHY ความเร็วสูงระหว่างชิป (HS-IC) ในตัว • พอร์ต PCI Express ส่วนขยาย (PCIe) v2.0 หนึ่งเลน — PCI Express (Gen 2.0) โหมดคู่ที่ซับซ้อน รองรับการดําเนินงานที่ซับซ้อนของรากและการดําเนินการปลายทาง ใช้การกําหนดค่า x1 PHY • IP และอินเทอร์เฟซเบ็ดเตล็ด: — บล็อก SSI สามารถรองรับความถี่ตัวอย่างเสียงได้ถึง 192 kHz อินพุตและเอาต์พุตสเตอริโอด้วยโหมด I2 S — ESAI สามารถรองรับความถี่ตัวอย่างเสียงสูงถึง 260 kHz ในโหมด I2S พร้อมเอาต์พุตหลายช่องสัญญาณ 7.1 — UART ห้าตัว สูงสุด 5.0 Mbps แต่ละตัว: – ให้อินเทอร์เฟซ RS232 – รองรับโหมดมัลติดรอป RS9 485 บิต – หนึ่งในห้า UART (UART1) รองรับ 8 สายในขณะที่อีกสี่ตัวรองรับ 4- ลวด นี่เป็นเพราะข้อจํากัดของ SoC IOMUX เนื่องจาก UART IP ทั้งหมดเหมือนกัน — ห้า eCSPI (Enhanced CSPI) — สาม I2C รองรับ 400 kbps — Gigabit Ethernet Controller (สอดคล้องกับ IEEE1588), 10/100/10001 Mbps — Four Pulse Width Modulators (PWM) — System JTAG Controller (SJC) — GPIO พร้อมความสามารถในการขัดจังหวะ — พอร์ตปุ่มกด 8x8 (KPP) — Sony Philips Digital Interconnect Format (SPDIF), Rx และ Tx — Two Controller Area Network (FlexCAN), 1 Mbps แต่ละรายการ
— ตัวจับเวลา Watchdog สองตัว (WDOG) — Audio MUX (AUDMUX) — MLB (MediaLB) ให้อินเทอร์เฟซกับเครือข่าย MOST (150 Mbps) โปรเซสเซอร์ i.MX 6DualPlus/6QuadPlus รวมหน่วยจัดการพลังงานขั้นสูงและตัวควบคุม: • จัดหา PMU รวมถึงอุปกรณ์จ่าย LDO สําหรับทรัพยากรบนชิป • ใช้เซ็นเซอร์อุณหภูมิเพื่อตรวจสอบอุณหภูมิแม่พิมพ์ • รองรับเทคนิค DVFS สําหรับโหมดพลังงานต่ํา • ใช้การเก็บรักษาสถานะซอฟต์แวร์และประตูพลังงานสําหรับ Arm และ MPE • รองรับโหมดพลังงานของระบบระดับต่างๆ • ใช้ รูปแบบการควบคุมประตูนาฬิกาที่ยืดหยุ่น โปรเซสเซอร์ i.MX 6DualPlus/6QuadPlus ใช้ตัวเร่งฮาร์ดแวร์เฉพาะเพื่อตอบสนองประสิทธิภาพมัลติมีเดียเป้าหมาย การใช้ตัวเร่งฮาร์ดแวร์เป็นปัจจัยสําคัญในการได้รับประสิทธิภาพสูงด้วยตัวเลขการใช้พลังงานต่ําในขณะที่มีคอร์ CPU ค่อนข้างว่างสําหรับงานอื่น ๆ โปรเซสเซอร์ i.MX 6DualPlus/6QuadPlus รวมตัวเร่งฮาร์ดแวร์ต่อไปนี้: • VPU—หน่วยประมวลผลวิดีโอ • IPUv3H—หน่วยประมวลผลภาพเวอร์ชัน 3H (2 IPU) • GPU3Dv6—หน่วยประมวลผลกราฟิก 3 มิติ (OpenGL ES 3.0) เวอร์ชัน 6 • GPU2Dv3—หน่วยประมวลผลกราฟิก 2 มิติ (BitBlt) เวอร์ชัน 3 • GPUVG—หน่วยประมวลผลกราฟิก OpenVG 1.1 • 4 x PRE—Prefetch และ Resolve Engine • 2 x PRG—Prefetch และ Resolve Gasket • ASRC—ฟังก์ชันความปลอดภัยแบบอะซิงโครนัสตัวแปลงอัตราตัวอย่างเปิดใช้งานและเร่งความเร็วโดย ฮาร์ดแวร์ต่อไปนี้: • Arm TrustZone รวมถึงสถาปัตยกรรม TZ (การแยกการขัดจังหวะ การแมปหน่วยความจํา ฯลฯ) • SJC—ระบบ JTAG คอนโทรลเลอร์ การปกป้อง JTAG จากการโจมตีพอร์ตดีบักโดยการควบคุมหรือปิดกั้นการเข้าถึงคุณสมบัติการดีบักของระบบ • CAAM—โมดูลการเร่งการเข้ารหัสและการประกัน ประกอบด้วย RAM ที่ปลอดภัย 16 KB และ True and Pseudo Random Number Generator (ได้รับการรับรองจาก NIST) • SNVS—ที่เก็บข้อมูลแบบไม่ลบเลือนที่ปลอดภัย รวมถึงนาฬิกาแบบเรียลไทม์ที่ปลอดภัย • CSU—หน่วยรักษาความปลอดภัยส่วนกลาง การปรับปรุงโมดูลระบุ IC (IIM) จะถูกกําหนดค่าระหว่างการบูตและโดย eFUSE และจะกําหนดโหมดการทํางานของระดับความปลอดภัยตลอดจนนโยบาย TZ • A-HAB—Advanced High Assurance Boot—HABv4 พร้อมการปรับปรุงแบบฝังตัวใหม่: SHA-256, คีย์ RSA 2048 บิต, กลไกการควบคุมเวอร์ชัน, การบูตแบบอุ่น, CSU และการเริ่มต้น TZ
• โปรเซสเซอร์ Arm Cortex-A9 MPCore 4xCPU (พร้อม TrustZone®) • การกําหนดค่าคอร์เป็นแบบสมมาตร โดยที่แต่ละคอร์ประกอบด้วย: — แคชคําสั่ง 32 KByte L1 — แคชข้อมูล 32 KByte L1
— ตัวจับเวลาส่วนตัวและสุนัขเฝ้าระวัง — โปรเซสเซอร์ร่วม Cortex-A9 NEON MPE (Media Processing Engine) คอมเพล็กซ์ Arm Cortex-A9 MPCore ประกอบด้วย: • General Interrupt Controller (GIC) พร้อมรองรับการขัดจังหวะ 128 รายการ • ตัวจับเวลาส่วนกลาง • Snoop Control Unit (SCU) • แคช I/D L1 แบบรวม 2 MB ที่ใช้ร่วมกันโดยสอง/สี่คอร์ • เอาต์พุตอินเทอร์เฟซบัส Master AXI (64 บิต) สองตัวของแคช L2 • ความถี่ของคอร์ (รวมถึงแคช Neon และ L1) ตามตารางที่ 6 • โปรเซสเซอร์ร่วม NEON MPE — สถาปัตยกรรมการประมวลผลสื่อ SIMD — ไฟล์ลงทะเบียน NEON พร้อมการลงทะเบียนเอนกประสงค์ 32x64 บิต — ไปป์ไลน์ดําเนินการจํานวนเต็ม NEON (ALU, Shift, MAC) — ไปป์ไลน์ดําเนินการจุดลอยตัวแบบคู่ NEON (FADD, FMUL) — โหลด / จัดเก็บ NEON และไปป์ไลน์ permute ระบบหน่วยความจําระดับ SoC ประกอบด้วยส่วนประกอบเพิ่มเติมดังต่อไปนี้: • Boot ROM รวมถึง HAB (96 KB) • มัลติมีเดียภายใน / แชร์ RAM เข้าถึงได้อย่างรวดเร็ว (OCRAM, 512 KB) • RAM ที่ปลอดภัย/ไม่ปลอดภัย (16 KB) • อินเทอร์เฟซหน่วยความจําภายนอก: — 16 บิต 32 บิต และ 64 บิต DDR3-1066, DDR3L-1066 และ 1/2 LPDDR2-800 ช่องสัญญาณ รองรับโหมดเชื่อมต่อ DDR สําหรับ dual x32 LPDDR2 — 8-bit NAND-Flash รวมถึงการรองรับ Raw MLC/SLC, 2 KB, 4 KB และ 8 KB, BA-NAND, PBA-NAND, LBA-NAND, OneNAND™ และอื่นๆ BCH ECC สูงสุด 40 บิต — แฟลช NOR 16/32 บิต พิน EIMv2 ทั้งหมดถูก muxed บนอินเทอร์เฟซอื่น — PSRAM 16/32 บิต, RAM เซลลูลาร์ โปรเซสเซอร์ 6DualPlus/6QuadPlus แต่ละตัว i.MX เปิดใช้งานอินเทอร์เฟซต่อไปนี้กับอุปกรณ์ภายนอก (บางตัวถูก muxed และไม่สามารถใช้งานได้พร้อมกัน): • ฮาร์ดดิสก์ไดรฟ์—SATA II, 3.0 Gbps • จอแสดงผล—มีอินเทอร์เฟซทั้งหมดห้าตัว อัตราพิกเซลดิบทั้งหมดของอินเทอร์เฟซทั้งหมดสูงถึง 450 ล้านพิกเซล/วินาที 24 bpp อินเทอร์เฟซอาจทํางานแบบขนานได้สูงสุดสี่อินเทอร์เฟซ — พอร์ตแสดงผลแบบขนาน 24 บิตหนึ่งพอร์ต สูงสุด 225 ล้านพิกเซล/วินาที (เช่น ample, WUXGA ที่ 60 Hz หรือคู่ HD1080 และ WXGA ที่ 60 Hz) — พอร์ตอนุกรม LVDS—หนึ่งพอร์ตสูงสุด 170 ล้านพิกเซล/วินาที (เช่น ample, WUXGA ที่ 60 Hz) หรือสองพอร์ตสูงสุด 85 MP/วินาที — พอร์ต HDMI 1.4 — MIPI/DSI, สองเลนที่ 1 Gbps
— พอร์ตกล้องขนาน (สูงสุด 20 บิตและสูงสุด 240 MHz) — พอร์ตกล้องอนุกรม MIPI CSI-2 รองรับสูงสุด 1000 Mbps/เลนในโหมด 1/2/3 เลน และสูงสุด 800 Mbps/เลนในโหมด 4 เลน คอร์ตัวรับสัญญาณ CSI-2 สามารถจัดการเลนนาฬิกาหนึ่งเลนและเลนข้อมูลได้สูงสุดสี่เลน โปรเซสเซอร์ 6DualPlus/6QuadPlus i.MX แต่ละตัวมีสี่เลน • การ์ดเอ็กซ์แพนชัน: — พอร์ตการ์ด MMC/SD/SDIO สี่พอร์ตที่รองรับทั้งหมด: – ข้อมูลจําเพาะโหมดการถ่ายโอน 1 บิตหรือ 4 บิตสําหรับการ์ด SD และ SDIO สูงสุดโหมด UHS-I SDR-104 (สูงสุด 104 MB/s) – ข้อมูลจําเพาะโหมดการถ่ายโอน 1 บิต 4 บิต หรือ 8 บิตสําหรับการ์ด MMC สูงสุด 52 MHz ทั้งในโหมด SDR และ DDR (สูงสุด 104 MB/s) • USB: — USB 2.0 OTG ความเร็วสูง (HS) หนึ่งตัว (สูงสุด 480 Mbps) พร้อม HS USB PHY ในตัว — โฮสต์ USB 2.0 (480 Mbps) สามโฮสต์: – โฮสต์ HS หนึ่งตัวพร้อม PHY ความเร็วสูงในตัว – โฮสต์ HS สองตัวพร้อม USB PHY ความเร็วสูงระหว่างชิป (HS-IC) ในตัว • พอร์ต PCI Express ส่วนขยาย (PCIe) v2.0 หนึ่งเลน — PCI Express (Gen 2.0) โหมดคู่ที่ซับซ้อน รองรับการดําเนินงานที่ซับซ้อนของรากและการดําเนินการปลายทาง ใช้การกําหนดค่า x1 PHY • IP และอินเทอร์เฟซเบ็ดเตล็ด: — บล็อก SSI สามารถรองรับความถี่ตัวอย่างเสียงได้ถึง 192 kHz อินพุตและเอาต์พุตสเตอริโอด้วยโหมด I2 S — ESAI สามารถรองรับความถี่ตัวอย่างเสียงสูงถึง 260 kHz ในโหมด I2S พร้อมเอาต์พุตหลายช่องสัญญาณ 7.1 — UART ห้าตัว สูงสุด 5.0 Mbps แต่ละตัว: – ให้อินเทอร์เฟซ RS232 – รองรับโหมดมัลติดรอป RS9 485 บิต – หนึ่งในห้า UART (UART1) รองรับ 8 สายในขณะที่อีกสี่ตัวรองรับ 4- ลวด นี่เป็นเพราะข้อจํากัดของ SoC IOMUX เนื่องจาก UART IP ทั้งหมดเหมือนกัน — ห้า eCSPI (Enhanced CSPI) — สาม I2C รองรับ 400 kbps — Gigabit Ethernet Controller (สอดคล้องกับ IEEE1588), 10/100/10001 Mbps — Four Pulse Width Modulators (PWM) — System JTAG Controller (SJC) — GPIO พร้อมความสามารถในการขัดจังหวะ — พอร์ตปุ่มกด 8x8 (KPP) — Sony Philips Digital Interconnect Format (SPDIF), Rx และ Tx — Two Controller Area Network (FlexCAN), 1 Mbps แต่ละรายการ
— ตัวจับเวลา Watchdog สองตัว (WDOG) — Audio MUX (AUDMUX) — MLB (MediaLB) ให้อินเทอร์เฟซกับเครือข่าย MOST (150 Mbps) โปรเซสเซอร์ i.MX 6DualPlus/6QuadPlus รวมหน่วยจัดการพลังงานขั้นสูงและตัวควบคุม: • จัดหา PMU รวมถึงอุปกรณ์จ่าย LDO สําหรับทรัพยากรบนชิป • ใช้เซ็นเซอร์อุณหภูมิเพื่อตรวจสอบอุณหภูมิแม่พิมพ์ • รองรับเทคนิค DVFS สําหรับโหมดพลังงานต่ํา • ใช้การเก็บรักษาสถานะซอฟต์แวร์และประตูพลังงานสําหรับ Arm และ MPE • รองรับโหมดพลังงานของระบบระดับต่างๆ • ใช้ รูปแบบการควบคุมประตูนาฬิกาที่ยืดหยุ่น โปรเซสเซอร์ i.MX 6DualPlus/6QuadPlus ใช้ตัวเร่งฮาร์ดแวร์เฉพาะเพื่อตอบสนองประสิทธิภาพมัลติมีเดียเป้าหมาย การใช้ตัวเร่งฮาร์ดแวร์เป็นปัจจัยสําคัญในการได้รับประสิทธิภาพสูงด้วยตัวเลขการใช้พลังงานต่ําในขณะที่มีคอร์ CPU ค่อนข้างว่างสําหรับงานอื่น ๆ โปรเซสเซอร์ i.MX 6DualPlus/6QuadPlus รวมตัวเร่งฮาร์ดแวร์ต่อไปนี้: • VPU—หน่วยประมวลผลวิดีโอ • IPUv3H—หน่วยประมวลผลภาพเวอร์ชัน 3H (2 IPU) • GPU3Dv6—หน่วยประมวลผลกราฟิก 3 มิติ (OpenGL ES 3.0) เวอร์ชัน 6 • GPU2Dv3—หน่วยประมวลผลกราฟิก 2 มิติ (BitBlt) เวอร์ชัน 3 • GPUVG—หน่วยประมวลผลกราฟิก OpenVG 1.1 • 4 x PRE—Prefetch และ Resolve Engine • 2 x PRG—Prefetch และ Resolve Gasket • ASRC—ฟังก์ชันความปลอดภัยแบบอะซิงโครนัสตัวแปลงอัตราตัวอย่างเปิดใช้งานและเร่งความเร็วโดย ฮาร์ดแวร์ต่อไปนี้: • Arm TrustZone รวมถึงสถาปัตยกรรม TZ (การแยกการขัดจังหวะ การแมปหน่วยความจํา ฯลฯ) • SJC—ระบบ JTAG คอนโทรลเลอร์ การปกป้อง JTAG จากการโจมตีพอร์ตดีบักโดยการควบคุมหรือปิดกั้นการเข้าถึงคุณสมบัติการดีบักของระบบ • CAAM—โมดูลการเร่งการเข้ารหัสและการประกัน ประกอบด้วย RAM ที่ปลอดภัย 16 KB และ True and Pseudo Random Number Generator (ได้รับการรับรองจาก NIST) • SNVS—ที่เก็บข้อมูลแบบไม่ลบเลือนที่ปลอดภัย รวมถึงนาฬิกาแบบเรียลไทม์ที่ปลอดภัย • CSU—หน่วยรักษาความปลอดภัยส่วนกลาง การปรับปรุงโมดูลระบุ IC (IIM) จะถูกกําหนดค่าระหว่างการบูตและโดย eFUSE และจะกําหนดโหมดการทํางานของระดับความปลอดภัยตลอดจนนโยบาย TZ • A-HAB—Advanced High Assurance Boot—HABv4 พร้อมการปรับปรุงแบบฝังตัวใหม่: SHA-256, คีย์ RSA 2048 บิต, กลไกการควบคุมเวอร์ชัน, การบูตแบบอุ่น, CSU และการเริ่มต้น TZ
โปรดตรวจสอบให้แน่ใจว่าข้อมูลติดต่อของคุณถูกต้อง ของคุณ ข้อความจะ ส่งตรงไปยังผู้รับและจะไม่ แสดงต่อสาธารณะ เราจะไม่แจกจ่ายหรือขายของคุณ ส่วนตัว ข้อมูลให้กับบุคคลที่สามโดยไม่มี การอนุญาตโดยชัดแจ้งของคุณ
