SAK-XC2268N-40F80LR อินฟิเนียน

• CPU ประสิทธิภาพสูงพร้อมไปป์ไลน์ห้าขั้นตอนและ MPU
– รอบคําสั่ง 12.5 ns @ นาฬิกา CPU 80 MHz (การดําเนินการรอบเดียว)
– การบวกและการลบ 32 บิตหนึ่งรอบพร้อมผลลัพธ์ 40 บิต
– การคูณหนึ่งรอบ (16 × 16 บิต)
– การแบ่งพื้นหลัง (32 / 16 บิต) ใน 21 รอบ
– คําสั่งคูณและสะสม (MAC) หนึ่งรอบ
- ปรับปรุงสิ่งอํานวยความสะดวกการจัดการบิตบูลีน
– การดําเนินการกระโดดแบบ Zero-cycle
– คําแนะนําเพิ่มเติมเพื่อรองรับ HLL และระบบปฏิบัติการ
– การออกแบบตามการลงทะเบียนพร้อมธนาคารการลงทะเบียนหลายตัว
- รองรับการสลับบริบทที่รวดเร็วด้วยธนาคารลงทะเบียนท้องถิ่นเพิ่มเติมสองธนาคาร
– พื้นที่ที่อยู่เชิงเส้นทั้งหมด 16 เมกะไบต์สําหรับรหัสและข้อมูล
– พื้นที่ลงทะเบียนฟังก์ชันพิเศษบนชิป 1,024 ไบต์ (รองรับตระกูล C166)
– หน่วยป้องกันหน่วยความจําในตัว (MPU)
•ระบบขัดจังหวะที่มี 16 ระดับลําดับความสําคัญให้ 96 โหนดขัดจังหวะ
– อินพุตภายนอกที่เลือกได้สําหรับการสร้างการขัดจังหวะและการปลุก
– อัตราตัวอย่างที่เร็วที่สุด 12.5 ns
•การถ่ายโอนข้อมูลรอบเดียวที่ขับเคลื่อนด้วยการขัดจังหวะแปดช่องสัญญาณด้วย Peripheral Event Controller (PEC) ตัวชี้ 24 บิตครอบคลุมพื้นที่ที่อยู่ทั้งหมด
•การสร้างนาฬิกาจากแหล่งสัญญาณนาฬิกาภายในหรือภายนอกโดยใช้ PLL บนชิปหรือพรีสเกลเลอร์
•ฮาร์ดแวร์ CRC-Checker พร้อมพหุนามที่ตั้งโปรแกรมได้เพื่อดูแลพื้นที่หน่วยความจําบนชิป
• โมดูลหน่วยความจําบนชิป
– RAM สแตนด์บายบนชิป 8 กิโลไบต์ (SBRAM)
– RAM พอร์ตคู่บนชิป 2 กิโลไบต์ (DPRAM)
– SRAM ข้อมูลบนชิปสูงสุด 16 กิโลไบต์ (DSRAM)
– สูงสุด 16 กิโลไบต์ โปรแกรม/ข้อมูล SRAM (PSRAM) บนชิป
– หน่วยความจําโปรแกรมบนชิปสูงสุด 320 กิโลไบต์ (หน่วยความจําแฟลช)
– การป้องกันเนื้อหาหน่วยความจําผ่าน Error Correction Code (ECC)
• โมดูลอุปกรณ์ต่อพ่วงบนชิป
– ตัวแปลง A/D ที่ซิงโครไนซ์ได้สองตัวพร้อมสูงสุด 16 ช่องสัญญาณ ความละเอียด 10 บิต เวลาในการแปลงต่ํากว่า 1 μs การประมวลผลข้อมูลล่วงหน้า (การลดข้อมูล การตรวจสอบช่วง) การตรวจจับสายไฟขาด
– หน่วยจับภาพ/เปรียบเทียบเอนกประสงค์ 16 ช่อง (CC2)
– หน่วยจับภาพ / เปรียบเทียบสองหน่วยสําหรับการสร้างสัญญาณ PWM ที่ยืดหยุ่น (CCU6x)
– หน่วยจับเวลาอเนกประสงค์อเนกประสงค์พร้อมตัวจับเวลา 5 ตัว
– ช่องสัญญาณอินเทอร์เฟซแบบอนุกรมสูงสุด 6 ช่องเพื่อใช้เป็น UART, LIN, ช่องสัญญาณซิงโครนัสความเร็วสูง (SPI/QSPI), อินเทอร์เฟซบัส IIC (การกําหนดที่อยู่ 10 บิต, 400 kbit/s), อินเทอร์เฟซ IIS
– อินเทอร์เฟซ MultiCAN บนชิป (Rev. 2.0B ใช้งานอยู่) พร้อมวัตถุข้อความสูงสุด 256 รายการ (Full CAN/Basic CAN) บนโหนด CAN สูงสุด 6 โหนดและฟังก์ชันเกตเวย์
– ตัวจับเวลาระบบบนชิปและนาฬิกาแบบเรียลไทม์บนชิป
•พื้นที่ที่อยู่ภายนอกสูงสุด 12 เมกะไบต์สําหรับรหัสและข้อมูล
– ลักษณะบัสภายนอกที่ตั้งโปรแกรมได้สําหรับช่วงที่อยู่ต่างๆ
– บัสที่อยู่/ข้อมูลภายนอกแบบมัลติเพล็กซ์หรือดีมัลติเพล็กซ์
– ความกว้างของบัสที่อยู่ที่เลือกได้
– ความกว้างของบัสข้อมูล 16 บิตหรือ 8 บิต
– สัญญาณเลือกชิปที่ตั้งโปรแกรมได้สี่สัญญาณ
• แหล่งจ่ายไฟเดี่ยวตั้งแต่ 3.0 V ถึง 5.5 V
• โหมดลดพลังงานและปลุกพร้อมการจัดการพลังงานที่ยืดหยุ่น
•ตัวจับเวลาสุนัขเฝ้าบ้านที่ตั้งโปรแกรมได้และสุนัขเฝ้าระวังออสซิลเลเตอร์
• สูงสุด 76 สาย I/O เอนกประสงค์
• ตัวโหลดบูตสแตรปบนชิป
•ได้รับการสนับสนุนโดยเครื่องมือพัฒนาอย่างเต็มรูปแบบรวมถึงคอมไพเลอร์ C, แพ็คเกจแมโครแอสเซมเบลอร์, อีมูเลเตอร์, บอร์ดประเมินผล, ดีบักเกอร์ HLL, เครื่องจําลอง, ตัวแยกตัววิเคราะห์ลอจิก, บอร์ดการเขียนโปรแกรม
•รองรับการดีบักบนชิปผ่านพอร์ตการเข้าถึงอุปกรณ์ (DAP) หรือ JTAG อินเทอร์เฟซ
• แพ็คเกจ LQFP สีเขียว 100 พิน ระยะพิทช์ 0.5 มม. (19.7 ล้าน)