SPC5746CSK1AMKU6 NXP
มีอยู่
SPC5746CSK1AMKU6 NXP
• 1 × 160 MHz Power Architecture® e200z4 Dual issue, CPU 32 บิต – การดําเนินการจุดลอยตัวความแม่นยําเดียว – แคชคําสั่ง 8 KB และแคชข้อมูล 4 KB – การเข้ารหัสความยาวตัวแปร (VLE) สําหรับการปรับปรุงความหนาแน่นของโค้ดที่สําคัญ • 1 x 80 MHz Power Architecture® e200z2 ปัญหาเดียว, CPU 32 บิต – การใช้การเข้ารหัสความยาวตัวแปร (VLE) เพื่อลดขนาดโค้ดอย่างมีนัยสําคัญ • ECC แบบ end-to-end – บัสมาสเตอร์ทั้งหมด ตัวอย่างเช่น คอร์ สร้างการแก้ไขข้อผิดพลาดเดียว รหัสการตรวจจับข้อผิดพลาดสองครั้ง (SECDED) สําหรับทุกธุรกรรมบัส – SECDED ครอบคลุมข้อมูล 64 บิตและที่อยู่ 29 บิต • อินเทอร์เฟซหน่วยความจํา – หน่วยความจําแฟลชบนชิป 3 MB ที่รองรับตัวควบคุมหน่วยความจําแฟลช – บัฟเฟอร์หน้าหน่วยความจําแฟลช 3 x (ตัวควบคุมหน่วยความจําแฟลช 3 พอร์ต) – SRAM บนชิป 384 KB ผ่านพอร์ต RAM สามพอร์ต • อินเทอร์เฟซนาฬิกา – คริสตัลภายนอก 8-40 MHz (FXOSC) – 16 MHz IRC (FIRC) – 128 KHz IRC (SIRC) – 32 KHz คริสตัลภายนอก (SXOSC) – หน่วยตรวจสอบนาฬิกา (CMU) – ลูปล็อคเฟสมอดูเลตความถี่ (FMPLL) – ตัวนับเวลาจริง (RTC) • หน่วยป้องกันหน่วยความจําระบบ (SMPU) พร้อมตัวอธิบายภูมิภาคสูงสุด 32 รายการและความละเอียดของภูมิภาค 16 ไบต์ • 16 Semaphores เพื่อจัดการการเข้าถึงทรัพยากรที่ใช้ร่วมกัน • ตัวควบคุมการขัดจังหวะ (INTC) ที่สามารถกําหนดเส้นทางการขัดจังหวะไปยัง CPU ใด ๆ • สถาปัตยกรรมสวิตช์คานขวางสําหรับการเข้าถึงอุปกรณ์ต่อพ่วงพร้อมกัน หน่วยความจําแฟลชและ RAM จากบัสมาสเตอร์หลายตัว
• 1 × 160 MHz Power Architecture® e200z4 Dual issue, CPU 32 บิต – การดําเนินการจุดลอยตัวความแม่นยําเดียว – แคชคําสั่ง 8 KB และแคชข้อมูล 4 KB – การเข้ารหัสความยาวตัวแปร (VLE) สําหรับการปรับปรุงความหนาแน่นของโค้ดที่สําคัญ • 1 x 80 MHz Power Architecture® e200z2 ปัญหาเดียว, CPU 32 บิต – การใช้การเข้ารหัสความยาวตัวแปร (VLE) เพื่อลดขนาดโค้ดอย่างมีนัยสําคัญ • ECC แบบ end-to-end – บัสมาสเตอร์ทั้งหมด ตัวอย่างเช่น คอร์ สร้างการแก้ไขข้อผิดพลาดเดียว รหัสการตรวจจับข้อผิดพลาดสองครั้ง (SECDED) สําหรับทุกธุรกรรมบัส – SECDED ครอบคลุมข้อมูล 64 บิตและที่อยู่ 29 บิต • อินเทอร์เฟซหน่วยความจํา – หน่วยความจําแฟลชบนชิป 3 MB ที่รองรับตัวควบคุมหน่วยความจําแฟลช – บัฟเฟอร์หน้าหน่วยความจําแฟลช 3 x (ตัวควบคุมหน่วยความจําแฟลช 3 พอร์ต) – SRAM บนชิป 384 KB ผ่านพอร์ต RAM สามพอร์ต • อินเทอร์เฟซนาฬิกา – คริสตัลภายนอก 8-40 MHz (FXOSC) – 16 MHz IRC (FIRC) – 128 KHz IRC (SIRC) – 32 KHz คริสตัลภายนอก (SXOSC) – หน่วยตรวจสอบนาฬิกา (CMU) – ลูปล็อคเฟสมอดูเลตความถี่ (FMPLL) – ตัวนับเวลาจริง (RTC) • หน่วยป้องกันหน่วยความจําระบบ (SMPU) พร้อมตัวอธิบายภูมิภาคสูงสุด 32 รายการและความละเอียดของภูมิภาค 16 ไบต์ • 16 Semaphores เพื่อจัดการการเข้าถึงทรัพยากรที่ใช้ร่วมกัน • ตัวควบคุมการขัดจังหวะ (INTC) ที่สามารถกําหนดเส้นทางการขัดจังหวะไปยัง CPU ใด ๆ • สถาปัตยกรรมสวิตช์คานขวางสําหรับการเข้าถึงอุปกรณ์ต่อพ่วงพร้อมกัน หน่วยความจําแฟลชและ RAM จากบัสมาสเตอร์หลายตัว
โปรดตรวจสอบให้แน่ใจว่าข้อมูลติดต่อของคุณถูกต้อง ของคุณ ข้อความจะ ส่งตรงไปยังผู้รับและจะไม่ แสดงต่อสาธารณะ เราจะไม่แจกจ่ายหรือขายของคุณ ส่วนตัว ข้อมูลให้กับบุคคลที่สามโดยไม่มี การอนุญาตโดยชัดแจ้งของคุณ
